Trung tâm đào tạo thiết kế vi mạch Semicon


  • ĐĂNG KÝ TÀI KHOẢN ĐỂ TRUY CẬP NHIỀU TÀI LIỆU HƠN!
  • Đăng ký
    *
    *
    *
    *
    *
    Fields marked with an asterisk (*) are required.
semi1_solvingproblems.jpg

Thế giới ASIC

Ports And Signals Part IV

Resolved Vector Signals

Resolved vector signals have same property as Resolved Logic Vectors. Resolved vector signals are used for connecting two resolved logic vector ports. One key issue is, Resolved Vector signals should not be driven outside a process/methods.

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:49 ) Đọc thêm...
 

Ports And Signals Part III

Resolved Logic Vectors
In real hardware, there are times when we need to model tristate bus. So that multiple agents can drive same bus. Like PCI bus or Microprocessor 8085 address and data bus.

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:49 ) Đọc thêm...
 

Ports And Signals Part II

Array Of Ports/Signals

SystemC allows to declare Array of ports and signals. This is very useful when we need to create array of similar ports and signals. 

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:49 ) Đọc thêm...
 

Ports And Signals Part I

Introduction
In this chapter we shall see ports and signal types in details.

Accessing Ports/Signals

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:49 ) Đọc thêm...
 

Channels In SystemC Part IV

sc_fifo

sc_fifo is a predefined primitive channel intended to model the behavior of a fifo, that is, a first-in first-out buffer. A fifo is an object of class sc_fifo. Each fifo has a number of slots for storing values. 

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:51 ) Đọc thêm...
 

Channels In SystemC Part III

sc_semaphore
sc_semaphore is a predefined primitive channel intended to model the behavior of a software semaphore as used to provide limited concurrent access to a shared resource. A semaphore has an integer value, the semaphore value, which is set to the permitted number of concurrent accesses when the semaphore is constructed.

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:50 ) Đọc thêm...
 

Channels In SystemC Part II

sc_mutex

sc_mutex is a predefined primitive channel intended to model the behavior of a mutual exclusion lock as used to control access to a resource shared by concurrent processes.

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:50 ) Đọc thêm...
 

Channels In SystemC Part I

 


Introduction

SystemC provides Channels for communication between two modules. This Channels make complex communication easy. SystemC has two types of channels.

 

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:50 ) Đọc thêm...
 

Interfacing With HDL Simulator Part IX

SystemVerilog DPI Interface

SystemVerilog DPI is much more easy to interface with external C like languages. We can still use the exisiting TF and ACC routines. Below is same example shown with VPI.

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:52 ) Đọc thêm...
 

Interfacing With HDL Simulator Part VIII

VPI Interface File

Shown for VCS. Let me know if you want for modelsim or NcSim.

 
  1 #include 
Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:52 ) Đọc thêm...
 

Interfacing With HDL Simulator Part VII

SystemC Counter Exports
  1 #ifndef COUNTER_TB_EXPORTS_H

  2 #define COUNTER_TB_EXPORTS_H

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:52 ) Đọc thêm...
 

Interfacing With HDL Simulator Part VI

Verilog DUT

  1 `timescale 1ns / 1ns

  2 // Verilog DUT

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:51 ) Đọc thêm...
 

Interfacing With HDL Simulator Part V

Compile Commands

# Point to your systemC home
 SYSTEMC_HOME = /appl/systemc
Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:51 ) Đọc thêm...
 

Interfacing With HDL Simulator Part IV

SystemC Ports

  1 #ifndef MEMORY_TB_PORTS_H

  2 #define MEMORY_TB_PORTS_H

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:51 ) Đọc thêm...
 

Interfacing With HDL Simulator Part III

SystemC TxGen Header File

  1 #ifndef MEMORY_TXGEN_H
  2 #define MEMORY_TXGEN_H
Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:51 ) Đọc thêm...
 

Interfacing With HDL Simulator Part II

Verilog DUT

  1 // Simple Verilog Memory Model

  2 module memory(

Lần cập nhật cuối ( Thứ ba, 29 Tháng 3 2022 00:51 ) Đọc thêm...
 
Trang 10 của 119

Latest IC Design Articles

Related Articles

Most Read IC Design Articles